Modelsim

Modelsim SE-64 10.6d破解版是由Mentor Graphics公司开发的一款专业HDL语言仿真软件，采用先进的仿真技术、编译技术和tcl/tk技术，让用户可以快速进行语言仿真。该软件具有高级代码覆盖率高、调试环境直观、仿真效率高等特点，可以全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用，并采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，可以说是FPGA/ASIC设计的首选仿真软件。

应用亮点

1、统一的混合语言模拟引擎，易于使用和性能
2、Verilog的原生支持，用于设计的SystemVerilog，VHDL和SystemC，用于有效验证复杂的设计环境
3、快速调试，易于使用，多语言调试环境
4、高级代码覆盖和分析工具，可实现快速覆盖范围
5、交互式和后期模拟调试可用，因此两者都使用相同的调试环境
6、强大的波形比较，便于分析差异和错误
7、统一覆盖数据库，具有完整的交互式和HTML报告和处理功能，可以在整个项目中理解和调试覆盖范
8、与HDL Designer和HDL Author相结合，可实现完整的设计创建，项目管理和可视化功能

功能特色

1、高级代码覆盖率
高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍。
为系统验证提供了有价值的指标。 所有覆盖信息都存储在统一覆盖数据库(UCDB)中，该数据库用于收集和管理高效数据库中的所有覆盖信息。 可以使用分析代码覆盖率数据的覆盖率实用程序，例如合并和测试排名。 覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。 代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性。
支持的覆盖类型包括：
声明报道
运行期间执行的语句数
分行报道
影响HDL执行控制流的表达式和case语句
条件覆盖
将分支上的条件分解为使结果为true或false的元素
表达范围
与条件覆盖相同，但涵盖并发信号分配而不是分支决策
重点关注表达
以确定覆盖结果的表达式的每个独立输入的方式呈现表达覆盖率数据
增强的切换覆盖范围
在默认模式下，计数从低到高和从高到低的转换;在扩展模式下，计算与X的转换
有限状态机覆盖
州和州的过渡覆盖范围
2、混合HDL仿真
软件将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。 全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。 ModelSim易于使用且统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境。
3、有效的调试环境
软件软件通过智能设计的调试环境简化了发现设计缺陷的过程。它的调试环境可以有效地显示设计数据，以便分析和调试所有语言。
允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。
信号值可以在源窗口中注释并在波形查看器中查看，从而简化了对象及其声明之间以及访问文件之间的超链接导航的调试导航。
可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，还具有图形和文本数据流功能。
与Mentor的旗舰模拟器Questa®共享一个共同的前端和用户界面。这使客户可以轻松升级到Questa，因为他们需要更高的性能并支持高级验证功能。

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